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2025年 第47卷 第9期
2025, 47(9): 2963-2978.
doi: 10.11999/JEIT250633
摘要:
随着航天技术的快速发展，天基计算芯片作为空间信息系统的核心器件，承担着数据处理、任务控制和通信支持等关键功能，其重要性日益凸显。天基计算芯片不仅决定了空间任务的执行效率和可靠性，还在极端环境下为航天器的长期稳定运行提供保障。该文通过回顾天基计算芯片的发展历程，以探讨其未来发展方向。首先按照结构功能划分，从通用处理器(CPU)、现场可编程门阵列(FPGA)和专用芯片3方面对天基计算芯片的发展现状进行归纳和总结；然后深入分析其与地面芯片的主要区别，探讨针对辐射效应等空间环境挑战的关键容错技术，并从不同层面阐述已有的技术方法；最后论述了天基计算芯片未来的主要发展方向，即大算力、商用现货 (COTS)器件广泛应用、第五代精简指令集(RISC-V)架构和芯粒技术。该文能够帮助读者了解该领域现状，掌握关键问题，并为后续的相关研究工作提供有价值的参考和启示。
随着航天技术的快速发展，天基计算芯片作为空间信息系统的核心器件，承担着数据处理、任务控制和通信支持等关键功能，其重要性日益凸显。天基计算芯片不仅决定了空间任务的执行效率和可靠性，还在极端环境下为航天器的长期稳定运行提供保障。该文通过回顾天基计算芯片的发展历程，以探讨其未来发展方向。首先按照结构功能划分，从通用处理器(CPU)、现场可编程门阵列(FPGA)和专用芯片3方面对天基计算芯片的发展现状进行归纳和总结；然后深入分析其与地面芯片的主要区别，探讨针对辐射效应等空间环境挑战的关键容错技术，并从不同层面阐述已有的技术方法；最后论述了天基计算芯片未来的主要发展方向，即大算力、商用现货 (COTS)器件广泛应用、第五代精简指令集(RISC-V)架构和芯粒技术。该文能够帮助读者了解该领域现状，掌握关键问题，并为后续的相关研究工作提供有价值的参考和启示。
2025, 47(9): 2979-2993.
doi: 10.11999/JEIT250506
摘要:
芯粒集成将多颗不同功能、工艺的芯粒封装在一起，为高性能芯片发展开辟了新的思路。芯粒间互连接口电路作为数据传输的纽带，其带宽密度、误码率和功耗对芯片算力和数据吞吐量等关键性能至关重要。针对带宽密度提升带来的信号反射和串扰等问题，该文提出了一种具备回波、近端串扰和远端串扰消除功能的全双工收发机电路，并基于28 nm工艺进行了流片验证。其利用全双工技术提升了单通道数据速率，利用动态阈值判决技术实现了双向收发信号分离、回波与近端串扰消除，利用信道间容性与感性耦合的平衡实现了远端串扰消除。此外，延时匹配的源同步时钟结构降低了时钟相对数据抖动、提升了噪声容限，驻波与重置信号传输电路实现了发送信号的同步，提高了近端串扰消除精度。测试结果表明，在3 mm长的无屏蔽互连信道上，此收发机可以64 Gb/s的单通道速率、10.5 Tb/(s·mm)的带宽密度，实现低于10–16的误码率，能效为1.21 pJ/b。
芯粒集成将多颗不同功能、工艺的芯粒封装在一起，为高性能芯片发展开辟了新的思路。芯粒间互连接口电路作为数据传输的纽带，其带宽密度、误码率和功耗对芯片算力和数据吞吐量等关键性能至关重要。针对带宽密度提升带来的信号反射和串扰等问题，该文提出了一种具备回波、近端串扰和远端串扰消除功能的全双工收发机电路，并基于28 nm工艺进行了流片验证。其利用全双工技术提升了单通道数据速率，利用动态阈值判决技术实现了双向收发信号分离、回波与近端串扰消除，利用信道间容性与感性耦合的平衡实现了远端串扰消除。此外，延时匹配的源同步时钟结构降低了时钟相对数据抖动、提升了噪声容限，驻波与重置信号传输电路实现了发送信号的同步，提高了近端串扰消除精度。测试结果表明，在3 mm长的无屏蔽互连信道上，此收发机可以64 Gb/s的单通道速率、10.5 Tb/(s·mm)的带宽密度，实现低于10–16的误码率，能效为1.21 pJ/b。
2025, 47(9): 2994-3009.
doi: 10.11999/JEIT250626
摘要:
芯粒集成技术凭借封装集成的可扩展性，成为后摩尔时代算力拓展的有效途径。然而，芯粒集成芯片架构与封装的紧密耦合导致复杂的多目标权衡问题，同时体积集成密度的提高加剧了可靠性挑战，仅依靠封装层面设计难以解决，传统架构与封装分离的设计范式失效，架构-封装协同设计成为保障芯粒集成芯片性能与可靠性的必要手段。该工作总结芯粒集成驱动的新兴架构特征，梳理芯粒集成芯片架构与封装的紧密耦合关系，阐明协同设计的必要性；理清架构层与封装层核心设计要素对系统关键指标的影响机制，在此基础上定义架构层和封装层协同界面；最后结合已有工作提出架构-封装协同设计的关键组成和协同方法。
芯粒集成技术凭借封装集成的可扩展性，成为后摩尔时代算力拓展的有效途径。然而，芯粒集成芯片架构与封装的紧密耦合导致复杂的多目标权衡问题，同时体积集成密度的提高加剧了可靠性挑战，仅依靠封装层面设计难以解决，传统架构与封装分离的设计范式失效，架构-封装协同设计成为保障芯粒集成芯片性能与可靠性的必要手段。该工作总结芯粒集成驱动的新兴架构特征，梳理芯粒集成芯片架构与封装的紧密耦合关系，阐明协同设计的必要性；理清架构层与封装层核心设计要素对系统关键指标的影响机制，在此基础上定义架构层和封装层协同界面；最后结合已有工作提出架构-封装协同设计的关键组成和协同方法。
2025, 47(9): 3010-3019.
doi: 10.11999/JEIT250413
摘要:
随机计算是一种以概率信号替代确定性二进制数值的新型计算范式，其核心在于将确定性数值映射为概率化比特数流，通过统计特性而非精确位权实现算术运算。相较于传统确定性数值计算，随机计算具有低硬件开销、高渐进精度与高容错性等优势，广泛应用于数字信号处理、神经网络加速及边缘计算。然而，该技术的发展面临3大关键挑战：序列长度制约的精度与效率权衡、概率转换电路的开销过高以及随机比特流相关性导致的误差累积。该文系统梳理了随机计算的发展脉络与基本原理，重点聚焦其在低功耗滤波、实时图像处理及容错神经网络中的典型应用与实现机制。同时，深入剖析了应对上述挑战的研究策略，包括随机比特流相关性的度量、抑制与反用技术，概率转换电路硬件开销的优化策略，以及动态渐进精度调节机制的最新进展与局限。该文旨在为研究者清晰呈现随机计算的技术现状、应用潜力及未来突破方向。
随机计算是一种以概率信号替代确定性二进制数值的新型计算范式，其核心在于将确定性数值映射为概率化比特数流，通过统计特性而非精确位权实现算术运算。相较于传统确定性数值计算，随机计算具有低硬件开销、高渐进精度与高容错性等优势，广泛应用于数字信号处理、神经网络加速及边缘计算。然而，该技术的发展面临3大关键挑战：序列长度制约的精度与效率权衡、概率转换电路的开销过高以及随机比特流相关性导致的误差累积。该文系统梳理了随机计算的发展脉络与基本原理，重点聚焦其在低功耗滤波、实时图像处理及容错神经网络中的典型应用与实现机制。同时，深入剖析了应对上述挑战的研究策略，包括随机比特流相关性的度量、抑制与反用技术，概率转换电路硬件开销的优化策略，以及动态渐进精度调节机制的最新进展与局限。该文旨在为研究者清晰呈现随机计算的技术现状、应用潜力及未来突破方向。
2025, 47(9): 3020-3037.
doi: 10.11999/JEIT250357
摘要:
处理器安全是计算机安全的基石，然而，最近几年处理器硬件漏洞层出不穷，给计算机安全带来了严重的挑战，已成为一种新兴的安全威胁。该文对处理器硬件漏洞相关的研究进行综述与分析，首先介绍导致处理器硬件漏洞的性能优化技术，然后基于现有工作从漏洞发现、攻击实现和漏洞利用3个角度对硬件漏洞总结建立3步攻击模型和全新的攻击场景模型，并总结提出4种常用的漏洞发现方法。随后，依据硬件漏洞的攻击路径与微架构依赖特征，将现有硬件漏洞进行系统性地分类，并对每一类别进一步细分与详述。此外，在现有Cache侧信道攻击9项评估指标的基础上，该文总结形成针对侧信道类漏洞的8项评估指标，从攻击效果、隐蔽性和适用性等多个维度综合评估其潜在威胁，为漏洞的量化分析与对比研究提供指引。更重要的是，该文在多款来自不同厂商、涵盖多种微架构和代际的处理器平台上，对代表性的漏洞进行了实验验证，系统分析了各类漏洞在不同平台下的攻击效果与行为特征。然后，该文基于漏洞攻击流程中的3个关键步骤，整理了当前已提出的缓解方案的缓解思路，为后续防护机制的设计与优化提供了实证支撑与理论指导。最后，对当前硬件漏洞研究的进展与趋势进行了分析与前瞻性讨论。
处理器安全是计算机安全的基石，然而，最近几年处理器硬件漏洞层出不穷，给计算机安全带来了严重的挑战，已成为一种新兴的安全威胁。该文对处理器硬件漏洞相关的研究进行综述与分析，首先介绍导致处理器硬件漏洞的性能优化技术，然后基于现有工作从漏洞发现、攻击实现和漏洞利用3个角度对硬件漏洞总结建立3步攻击模型和全新的攻击场景模型，并总结提出4种常用的漏洞发现方法。随后，依据硬件漏洞的攻击路径与微架构依赖特征，将现有硬件漏洞进行系统性地分类，并对每一类别进一步细分与详述。此外，在现有Cache侧信道攻击9项评估指标的基础上，该文总结形成针对侧信道类漏洞的8项评估指标，从攻击效果、隐蔽性和适用性等多个维度综合评估其潜在威胁，为漏洞的量化分析与对比研究提供指引。更重要的是，该文在多款来自不同厂商、涵盖多种微架构和代际的处理器平台上，对代表性的漏洞进行了实验验证，系统分析了各类漏洞在不同平台下的攻击效果与行为特征。然后，该文基于漏洞攻击流程中的3个关键步骤，整理了当前已提出的缓解方案的缓解思路，为后续防护机制的设计与优化提供了实证支撑与理论指导。最后，对当前硬件漏洞研究的进展与趋势进行了分析与前瞻性讨论。
2025, 47(9): 3038-3056.
doi: 10.11999/JEIT250412
摘要:
数据预取器是现代处理器用于提高性能的重要微架构组件。然而，由于在设计之初缺乏系统性的安全评估与考量，主流商用处理器中的预取器近年来被揭示出存在严重安全隐患，已被用于针对浏览器、操作系统和可信执行环境的侧信道攻击。面对这类新型微架构攻击，处理器安全研究亟需解决以下关键问题：如何系统性地分析攻击方法，全面认识预取器潜在风险，量化评估预取器安全程度，从而设计更加安全的数据预取器。为解决这些问题，该文系统调研了商用处理器中已知预取器设计及相关侧信道攻击，通过提取内存访问模式，为7种预取器建立行为模型，并基于此为20种侧信道攻击建立攻击模型，系统整理了各类攻击的触发条件和泄露信息，并分析可能存在的其他攻击方法。在此基础上，该文提出1套包含3个维度和24个指标的安全性评估体系，为数据预取器的安全性提供全面量化评估。最后，该文深入探讨了防御策略、安全预取器设计思路及未来研究方向。作为首篇聚焦于商用处理器数据预取器安全问题的综述性文章，该文有助于深入了解数据预取器面临的安全挑战，推动预取器的安全性量化评估体系构建，从而为设计更加安全的数据预取器提供指导。
数据预取器是现代处理器用于提高性能的重要微架构组件。然而，由于在设计之初缺乏系统性的安全评估与考量，主流商用处理器中的预取器近年来被揭示出存在严重安全隐患，已被用于针对浏览器、操作系统和可信执行环境的侧信道攻击。面对这类新型微架构攻击，处理器安全研究亟需解决以下关键问题：如何系统性地分析攻击方法，全面认识预取器潜在风险，量化评估预取器安全程度，从而设计更加安全的数据预取器。为解决这些问题，该文系统调研了商用处理器中已知预取器设计及相关侧信道攻击，通过提取内存访问模式，为7种预取器建立行为模型，并基于此为20种侧信道攻击建立攻击模型，系统整理了各类攻击的触发条件和泄露信息，并分析可能存在的其他攻击方法。在此基础上，该文提出1套包含3个维度和24个指标的安全性评估体系，为数据预取器的安全性提供全面量化评估。最后，该文深入探讨了防御策略、安全预取器设计思路及未来研究方向。作为首篇聚焦于商用处理器数据预取器安全问题的综述性文章，该文有助于深入了解数据预取器面临的安全挑战，推动预取器的安全性量化评估体系构建，从而为设计更加安全的数据预取器提供指导。
2025, 47(9): 3057-3069.
doi: 10.11999/JEIT250377
摘要:
三维集成电路(3D IC)以其低延迟和高密度等优势，成为后摩尔时期的重要研究方向之一。其中硅通孔(TSV)作为3D IC中层间互连的关键技术，相关热、电和信号问题已有了广泛的研究。为更好地了解TSV技术的原理及研究现状，该文概述了近年来TSV技术在3D IC设计中的研究进展。首先，针对TSV热问题，综述了3D IC的热建模方法和TSV的热管理策略。其次，针对电源完整性问题，介绍了布局优化、背面供电网络(BPDN)技术等解决方案。之后，针对信号完整性问题，阐述了电磁屏蔽、应用低介电常数材料、新型互连等方法。最后，对TSV目前仍存在的局限性进行了总结，并在此基础上重点展望了多物理场协同优化、纳米级TSV(nTSV)与背面供电网络集成设计、新型材料与TSV阵列以及智能优化方法在未来的发展空间。
三维集成电路(3D IC)以其低延迟和高密度等优势，成为后摩尔时期的重要研究方向之一。其中硅通孔(TSV)作为3D IC中层间互连的关键技术，相关热、电和信号问题已有了广泛的研究。为更好地了解TSV技术的原理及研究现状，该文概述了近年来TSV技术在3D IC设计中的研究进展。首先，针对TSV热问题，综述了3D IC的热建模方法和TSV的热管理策略。其次，针对电源完整性问题，介绍了布局优化、背面供电网络(BPDN)技术等解决方案。之后，针对信号完整性问题，阐述了电磁屏蔽、应用低介电常数材料、新型互连等方法。最后，对TSV目前仍存在的局限性进行了总结，并在此基础上重点展望了多物理场协同优化、纳米级TSV(nTSV)与背面供电网络集成设计、新型材料与TSV阵列以及智能优化方法在未来的发展空间。
2025, 47(9): 3070-3080.
doi: 10.11999/JEIT250410
摘要:
为进一步提升三维结构快闪存储器(3D NAND)架构的性能表现，行业内涌现出一系列水平与垂直微缩设计思路。这些创新设计方案在突破存储密度瓶颈的同时，也带来了新的集成挑战，其中制造过程中的热机械应力影响尤为突出，制约器件生产的良率及性能表现。该文基于局部代表性体积单元(RVE)有限元过程相关建模框架，针对多层堆叠结构及不同区块(Block)架构设计的技术特点，构建了高精度的3D NAND工艺力学模型。通过系统性研究，深入剖析了3D NAND制造过程中不均匀应力产生的根源，并动态监测了不同微缩方案下机械应力水平及分布规律。研究成果对提高良率和器件可靠性具有重要潜在价值，为提升3D NAND存储密度过程中面临的关键难题提供了有效方案。
为进一步提升三维结构快闪存储器(3D NAND)架构的性能表现，行业内涌现出一系列水平与垂直微缩设计思路。这些创新设计方案在突破存储密度瓶颈的同时，也带来了新的集成挑战，其中制造过程中的热机械应力影响尤为突出，制约器件生产的良率及性能表现。该文基于局部代表性体积单元(RVE)有限元过程相关建模框架，针对多层堆叠结构及不同区块(Block)架构设计的技术特点，构建了高精度的3D NAND工艺力学模型。通过系统性研究，深入剖析了3D NAND制造过程中不均匀应力产生的根源，并动态监测了不同微缩方案下机械应力水平及分布规律。研究成果对提高良率和器件可靠性具有重要潜在价值，为提升3D NAND存储密度过程中面临的关键难题提供了有效方案。
2025, 47(9): 3081-3092.
doi: 10.11999/JEIT250362
摘要:
处理器安全是近年来的热点前沿研究领域，各种处理器安全漏洞层出不穷。然而，现有处理器漏洞挖掘主要采取各类测试手段，存在自动化程度低、漏洞挖掘效率和完备性不高等局限性，特别是在权限正确性验证与漏洞挖掘方面。该文提出一种基于符号执行和属性验证的RISC-V处理器权限正确性验证与提权漏洞自动挖掘方法。首先，对于特权级访问控制机制，形式化地定义了访问保护(AP)、异常处理(EH)、指令解码(ID)、寄存器安全(RS)和特权绕过(PB)5类特权提升漏洞类型；该文还提出了属性驱动的状态空间归约、路径引导等策略，有效提升了安全验证效率；设计了一个权限正确性验证与提权漏洞挖掘自动化框架，实现了对处理器设计的软硬件联合安全验证、特权提升漏洞检测和概念验证(PoC)自动生成。在OR1200, Ibex, PicoRV32和PULPino 4款开源处理器上的实验结果表明本文所提方法能够实现权限正确性属性的形式化验证并有效捕捉提权类漏洞，验证效率平均提升66.1%，同时能够自动生成高质量PoC。该文所提方法能够显著提升RISC-V处理器特权提升漏洞的自动化挖掘能力，为处理器设计安全评估提供一种新思路和技术手段。
处理器安全是近年来的热点前沿研究领域，各种处理器安全漏洞层出不穷。然而，现有处理器漏洞挖掘主要采取各类测试手段，存在自动化程度低、漏洞挖掘效率和完备性不高等局限性，特别是在权限正确性验证与漏洞挖掘方面。该文提出一种基于符号执行和属性验证的RISC-V处理器权限正确性验证与提权漏洞自动挖掘方法。首先，对于特权级访问控制机制，形式化地定义了访问保护(AP)、异常处理(EH)、指令解码(ID)、寄存器安全(RS)和特权绕过(PB)5类特权提升漏洞类型；该文还提出了属性驱动的状态空间归约、路径引导等策略，有效提升了安全验证效率；设计了一个权限正确性验证与提权漏洞挖掘自动化框架，实现了对处理器设计的软硬件联合安全验证、特权提升漏洞检测和概念验证(PoC)自动生成。在OR1200, Ibex, PicoRV32和PULPino 4款开源处理器上的实验结果表明本文所提方法能够实现权限正确性属性的形式化验证并有效捕捉提权类漏洞，验证效率平均提升66.1%，同时能够自动生成高质量PoC。该文所提方法能够显著提升RISC-V处理器特权提升漏洞的自动化挖掘能力，为处理器设计安全评估提供一种新思路和技术手段。
2025, 47(9): 3093-3103.
doi: 10.11999/JEIT250360
摘要:
物理不可克隆函数(PUF)作为芯片的唯一身份标识，在资源受限的物联网设备中应用前景广阔，但面临着硬件成本过高和其自身易受攻击而导致安全性不足的问题。该文基于双稳态电路的物理特性，提出一种交叉耦合结构的低开销、高安全性强PUF电路。首先，同时激活多个双稳态单元字线，指数级提升激励响应对数量；然后，利用异或树结构混淆多路PUF，提高PUF均匀性与抗攻击能力；最后，利用Virtuoso软件在TSMC 28 nm工艺下仿真验证，并分析其抗机器学习攻击能力与统计特性。实验结果表明，当机器学习训练集激励响应对数量达104时，逻辑回归、支持向量机、人工神经网络等经典机器学习算法预测率均接近50%的随机猜测，且PUF电路的随机性、唯一性和可靠性等性能均表现良好，硬件开销低于传统仲裁器PUF(APUF)，适合应用在低成本的物联网设备认证场景。
物理不可克隆函数(PUF)作为芯片的唯一身份标识，在资源受限的物联网设备中应用前景广阔，但面临着硬件成本过高和其自身易受攻击而导致安全性不足的问题。该文基于双稳态电路的物理特性，提出一种交叉耦合结构的低开销、高安全性强PUF电路。首先，同时激活多个双稳态单元字线，指数级提升激励响应对数量；然后，利用异或树结构混淆多路PUF，提高PUF均匀性与抗攻击能力；最后，利用Virtuoso软件在TSMC 28 nm工艺下仿真验证，并分析其抗机器学习攻击能力与统计特性。实验结果表明，当机器学习训练集激励响应对数量达104时，逻辑回归、支持向量机、人工神经网络等经典机器学习算法预测率均接近50%的随机猜测，且PUF电路的随机性、唯一性和可靠性等性能均表现良好，硬件开销低于传统仲裁器PUF(APUF)，适合应用在低成本的物联网设备认证场景。
2025, 47(9): 3104-3115.
doi: 10.11999/JEIT250369
摘要:
组合优化问题在诸多领域应用广泛，大多属于非确定多项式时间难题，基于冯·诺依曼架构的传统数字计算机难以满足其极高计算复杂度的需求。具有阈值电压可编程特性和多端口输入结构的铁电晶体管(FeFET)为高效求解组合优化问题提供了新的机遇。基于FeFET的存算一体架构具有能效高、延时低等特点，同时支持对向量-矩阵及向量-矩阵-向量乘法等复杂算子的加速，非常适合求解组合优化问题。该文回顾了FeFET的器件特性，介绍了组合优化问题的基本求解过程，并进一步探讨了近年来面向等式约束、不等式约束和纳什均衡场景下基于FeFET的存算一体组合优化求解器工作。最后，该文从多个方面分析并展望了基于FeFET的存算一体组合优化求解器的前景与挑战。
组合优化问题在诸多领域应用广泛，大多属于非确定多项式时间难题，基于冯·诺依曼架构的传统数字计算机难以满足其极高计算复杂度的需求。具有阈值电压可编程特性和多端口输入结构的铁电晶体管(FeFET)为高效求解组合优化问题提供了新的机遇。基于FeFET的存算一体架构具有能效高、延时低等特点，同时支持对向量-矩阵及向量-矩阵-向量乘法等复杂算子的加速，非常适合求解组合优化问题。该文回顾了FeFET的器件特性，介绍了组合优化问题的基本求解过程，并进一步探讨了近年来面向等式约束、不等式约束和纳什均衡场景下基于FeFET的存算一体组合优化求解器工作。最后，该文从多个方面分析并展望了基于FeFET的存算一体组合优化求解器的前景与挑战。
2025, 47(9): 3116-3125.
doi: 10.11999/JEIT250466
摘要:
视觉感知系统通过算法提取信息，但其能效受限于感知过程中数据转换与搬移的功耗开销。采用片上缓存实现边缘端系统中数据的存储与交互，通过减少对冗余信息的传输与搬运过程中的功耗，可有效降低系统的整体功耗。该研究提出了一种面向边缘计算的低功耗片上缓冲存储器(Cache)设计方案。该方案基于静态随机存取存储器(SRAM)单元，根据系统中二值神经网络层间数据量峰值，将缓存容量定制为40.5 kbit，集成在芯片内，专用于存储视觉感知系统的神经网络层间数据。针对传统单体式片上缓存功耗过高的问题，该方案采用分块式存储架构，依据二值神经网络最大池化层输出特征，将缓存阵列划分为8个独立可关断的72×72位子阵列。通过分块存储机制，数据存取过程中的动态功耗得到了有效降低。同时，该文进一步提出动态存储控制策略，利用卷积运算时层间数据量逐层递减的特性，在存取第2层卷积数据时，仅激活必要子阵列，由存储控制模块动态关闭未使用区块，实现功耗深度优化。在TSMC 180 nm CMOS工艺下仿真，结果表明时钟频率在10 MHz时，相较于单一式架构，分块式缓存在存储第1层卷积数据时，读写动态功耗降低64.97%；结合动态存储控制策略后，存储第2层卷积数据时的读写动态功耗进一步降低52.9%。该设计为边缘端视觉感知系统提供了高能效的片上存储解决方案。
视觉感知系统通过算法提取信息，但其能效受限于感知过程中数据转换与搬移的功耗开销。采用片上缓存实现边缘端系统中数据的存储与交互，通过减少对冗余信息的传输与搬运过程中的功耗，可有效降低系统的整体功耗。该研究提出了一种面向边缘计算的低功耗片上缓冲存储器(Cache)设计方案。该方案基于静态随机存取存储器(SRAM)单元，根据系统中二值神经网络层间数据量峰值，将缓存容量定制为40.5 kbit，集成在芯片内，专用于存储视觉感知系统的神经网络层间数据。针对传统单体式片上缓存功耗过高的问题，该方案采用分块式存储架构，依据二值神经网络最大池化层输出特征，将缓存阵列划分为8个独立可关断的72×72位子阵列。通过分块存储机制，数据存取过程中的动态功耗得到了有效降低。同时，该文进一步提出动态存储控制策略，利用卷积运算时层间数据量逐层递减的特性，在存取第2层卷积数据时，仅激活必要子阵列，由存储控制模块动态关闭未使用区块，实现功耗深度优化。在TSMC 180 nm CMOS工艺下仿真，结果表明时钟频率在10 MHz时，相较于单一式架构，分块式缓存在存储第1层卷积数据时，读写动态功耗降低64.97%；结合动态存储控制策略后，存储第2层卷积数据时的读写动态功耗进一步降低52.9%。该设计为边缘端视觉感知系统提供了高能效的片上存储解决方案。
2025, 47(9): 3126-3136.
doi: 10.11999/JEIT250292
摘要:
后量子密码算法CRYSTALS-Kyber已被美国国家标准与技术研究院(NIST)标准化为唯一的模块化格基密钥封装机制方案 (ML-KEM)，以抵御大规模量子计算机的攻击。虽然后量子密码通过数学理论保证了算法的安全性，但在密码实现运算过程中仍面临侧信道威胁。该文针对当前后量子密码算法硬件实现中存在的侧信道泄露风险，提出一种随机伪轮隐藏防护技术，通过动态插入冗余模运算与线性反馈移位寄存器(LFSR)随机调度机制，破坏多项式逐点乘法(PWM)关键操作的时序特征，从而混淆侧信道信息相关性。为了验证其有效性，在Xilinx Spartan-6 FPGA平台对安全增强前后的Kyber解密模块进行实现，并开展基于选择密文的相关功耗分析(CPA)。实验结果表明，防护前攻击者仅需897～1 650条功耗迹线即可恢复Kyber长期密钥；防护后在10 000条迹线下仍无法成功破解，破解密钥所需迹线数量显著提高。同时，相较现有的Kyber防护实现方案，该文的安全增强设计在面积开销上优于其他的隐藏方案。
后量子密码算法CRYSTALS-Kyber已被美国国家标准与技术研究院(NIST)标准化为唯一的模块化格基密钥封装机制方案 (ML-KEM)，以抵御大规模量子计算机的攻击。虽然后量子密码通过数学理论保证了算法的安全性，但在密码实现运算过程中仍面临侧信道威胁。该文针对当前后量子密码算法硬件实现中存在的侧信道泄露风险，提出一种随机伪轮隐藏防护技术，通过动态插入冗余模运算与线性反馈移位寄存器(LFSR)随机调度机制，破坏多项式逐点乘法(PWM)关键操作的时序特征，从而混淆侧信道信息相关性。为了验证其有效性，在Xilinx Spartan-6 FPGA平台对安全增强前后的Kyber解密模块进行实现，并开展基于选择密文的相关功耗分析(CPA)。实验结果表明，防护前攻击者仅需897～1 650条功耗迹线即可恢复Kyber长期密钥；防护后在10 000条迹线下仍无法成功破解，破解密钥所需迹线数量显著提高。同时，相较现有的Kyber防护实现方案，该文的安全增强设计在面积开销上优于其他的隐藏方案。
2025, 47(9): 3137-3145.
doi: 10.11999/JEIT250367
摘要:
双线性对运算是基于身份的标识密码算法的核心运算，而在边缘设备中实现该运算需要在性能与面积两方面进行折衷。采用指令扩展方式进行软硬件协同设计是具备灵活性和可扩展性的设计方式，但在双线性对运算方面的研究忽略了数据交互过程的时间损耗。该文结合双线性对算法与软硬件协同设计的特点，提出了适配总线传输的模乘运算模式用于减少数据交互过程中的时间损耗，同时设计适配该模式的模乘单元与阔域运算的时序排布，完成基于国产RISC-V处理器进行素数域运算和扩域运算的自定义指令扩展，并使用C语言调度硬件指令实现软硬件协同设计方案。所设计的协处理器在Xilinx ZYNQ-7000 FPGA平台上实现，共消耗8.3k个Slice与134个数字处理单元 (DSP)，素数域模乘的执行时间为0.3 μs，2次扩域模乘的执行时间为0.6 μs，双线性对的执行时间约为17.5 ms。实验结果表明，该文设计的协处理器兼顾性能与面积，与同类设计在性能上相比提升6.7%， 能够高效地实现双线性对运算。
双线性对运算是基于身份的标识密码算法的核心运算，而在边缘设备中实现该运算需要在性能与面积两方面进行折衷。采用指令扩展方式进行软硬件协同设计是具备灵活性和可扩展性的设计方式，但在双线性对运算方面的研究忽略了数据交互过程的时间损耗。该文结合双线性对算法与软硬件协同设计的特点，提出了适配总线传输的模乘运算模式用于减少数据交互过程中的时间损耗，同时设计适配该模式的模乘单元与阔域运算的时序排布，完成基于国产RISC-V处理器进行素数域运算和扩域运算的自定义指令扩展，并使用C语言调度硬件指令实现软硬件协同设计方案。所设计的协处理器在Xilinx ZYNQ-7000 FPGA平台上实现，共消耗8.3k个Slice与134个数字处理单元 (DSP)，素数域模乘的执行时间为0.3 μs，2次扩域模乘的执行时间为0.6 μs，双线性对的执行时间约为17.5 ms。实验结果表明，该文设计的协处理器兼顾性能与面积，与同类设计在性能上相比提升6.7%， 能够高效地实现双线性对运算。
2025, 47(9): 3146-3154.
doi: 10.11999/JEIT250382
摘要:
Rivest-Shamir-Adleman(RSA)加密算法作为一种非对称加密算法，被认为是目前最安全的加密方法之一。传统RSA私钥存在存储开销大、功耗高和易受攻击等问题，针对RSA私钥面临非易失性存储器(NVM)存储依赖及物理探测攻击，该文提出一种新型RSA私钥生成架构，该方案基于SMIC 180 nm 标准CMOS工艺，利用全定制开关电容物理不可克隆函数(SC-PUF)单元产生随机密钥，采用片上1次可编程单元(OTP)将SC-PUF的输出随机密钥直接映射为满足要求的RSA私钥，完全消除NVM依赖。同时SC-PUF提供的容性敏感金属层能够有效保护OTP的编辑状态不被攻击者获取，保证了整个密钥产生电路的安全性。实验结果显示，芯片总体面积为18.77 mm2，功耗218 mW，基于SC-PUF和OTP的RSA私钥产生电路不仅能够有效产生密钥，且整个RSA算法工作正常，验证了该新型RSA私钥生成架构的可行性和安全性。
Rivest-Shamir-Adleman(RSA)加密算法作为一种非对称加密算法，被认为是目前最安全的加密方法之一。传统RSA私钥存在存储开销大、功耗高和易受攻击等问题，针对RSA私钥面临非易失性存储器(NVM)存储依赖及物理探测攻击，该文提出一种新型RSA私钥生成架构，该方案基于SMIC 180 nm 标准CMOS工艺，利用全定制开关电容物理不可克隆函数(SC-PUF)单元产生随机密钥，采用片上1次可编程单元(OTP)将SC-PUF的输出随机密钥直接映射为满足要求的RSA私钥，完全消除NVM依赖。同时SC-PUF提供的容性敏感金属层能够有效保护OTP的编辑状态不被攻击者获取，保证了整个密钥产生电路的安全性。实验结果显示，芯片总体面积为18.77 mm2，功耗218 mW，基于SC-PUF和OTP的RSA私钥产生电路不仅能够有效产生密钥，且整个RSA算法工作正常，验证了该新型RSA私钥生成架构的可行性和安全性。
2025, 47(9): 3155-3166.
doi: 10.11999/JEIT250294
摘要:
芯粒技术作为后摩尔时代提升计算性能与实现异构集成的关键途径，其内部互连网络的性能与可靠性直接影响系统整体效能。然而，芯粒互连网络面临链路故障频发与动态网络拥塞并发存在且相互耦合的严峻挑战，难以满足高性能和高可靠芯粒系统的需求。针对此问题，该文提出一种故障与拥塞联合感知自适应路由算法，通过实时感知链路故障状态与网络拥塞程度，创新性地构建了综合评估故障、拥塞及距离因素的联合代价函数，动态地选择最优路径。通过详细的仿真评估，与多种基准算法对比，结果表明：该算法能够显著降低平均包延迟，提高网络饱和吞吐率。尤其在高故障率和非均衡流量等恶劣条件下展现出优越的性能和鲁棒性。基于65 nm工艺的硬件综合与功耗分析显示，该算法体现了良好的性能和成本效益。研究表明，该算法为应对芯粒互连网络中故障与拥塞并发的关键挑战提供了一种有效且实用的解决方案。
芯粒技术作为后摩尔时代提升计算性能与实现异构集成的关键途径，其内部互连网络的性能与可靠性直接影响系统整体效能。然而，芯粒互连网络面临链路故障频发与动态网络拥塞并发存在且相互耦合的严峻挑战，难以满足高性能和高可靠芯粒系统的需求。针对此问题，该文提出一种故障与拥塞联合感知自适应路由算法，通过实时感知链路故障状态与网络拥塞程度，创新性地构建了综合评估故障、拥塞及距离因素的联合代价函数，动态地选择最优路径。通过详细的仿真评估，与多种基准算法对比，结果表明：该算法能够显著降低平均包延迟，提高网络饱和吞吐率。尤其在高故障率和非均衡流量等恶劣条件下展现出优越的性能和鲁棒性。基于65 nm工艺的硬件综合与功耗分析显示，该算法体现了良好的性能和成本效益。研究表明，该算法为应对芯粒互连网络中故障与拥塞并发的关键挑战提供了一种有效且实用的解决方案。
2025, 47(9): 3167-3177.
doi: 10.11999/JEIT250527
摘要:
逻辑加密通过向硬件设计中插入密钥驱动的门电路来混淆原始电路，其能够有效预防集成电路中的知识产权窃取和硬件木马等安全问题。逻辑加密方法的安全程度主要在于其结构的安全性和输出混淆度，前者决定了攻击者排除错误密钥或找到正确密钥的效率，而后者决定了攻击者寻找近似密钥方案的可行性。该文研究如何将线性规划应用于逻辑加密，并在此基础上提出一种自增长的密钥选择算法以最优化错误密钥情况下的电路输出混淆度。实验结果验证了线性规划在提升逻辑加密输出混淆度方面的有效性。
逻辑加密通过向硬件设计中插入密钥驱动的门电路来混淆原始电路，其能够有效预防集成电路中的知识产权窃取和硬件木马等安全问题。逻辑加密方法的安全程度主要在于其结构的安全性和输出混淆度，前者决定了攻击者排除错误密钥或找到正确密钥的效率，而后者决定了攻击者寻找近似密钥方案的可行性。该文研究如何将线性规划应用于逻辑加密，并在此基础上提出一种自增长的密钥选择算法以最优化错误密钥情况下的电路输出混淆度。实验结果验证了线性规划在提升逻辑加密输出混淆度方面的有效性。
2025, 47(9): 3178-3186.
doi: 10.11999/JEIT250471
摘要:
缓存作为处理器中缓解主存访问延迟的重要结构，在提升系统性能的同时，其共享性也为攻击者实施侧信道攻击提供了条件。近年来，针对数据缓存的多种侧信道攻击手段相继被提出，严重威胁处理器系统的安全性。为应对此类威胁，各类防护策略也不断涌现。现有基于缓存映射随机化的方案通常伴随较高的硬件开销，不适用于资源受限的一级缓存；而基于缓存刷写的方案则存在效率较低的问题。针对上述问题，该文提出基于快速刷写的缓存侧信道攻击缓解技术，通过在数据缓存中引入生存时间标识，在执行缓存刷写时，有选择地执行缓存写回操作，提高缓存刷写效率。该文基于 (RISC-V)架构处理器对上述防护策略进行了实现，并在FPGA平台上对其硬件开销进行了评估，相较于原始缓存刷写方法可减少70%左右的刷写执行时间，相比于原有数据缓存结构，所带来的额外硬件逻辑开销为8%左右，引入标记位的额外存储开销仅为0.01%左右。
缓存作为处理器中缓解主存访问延迟的重要结构，在提升系统性能的同时，其共享性也为攻击者实施侧信道攻击提供了条件。近年来，针对数据缓存的多种侧信道攻击手段相继被提出，严重威胁处理器系统的安全性。为应对此类威胁，各类防护策略也不断涌现。现有基于缓存映射随机化的方案通常伴随较高的硬件开销，不适用于资源受限的一级缓存；而基于缓存刷写的方案则存在效率较低的问题。针对上述问题，该文提出基于快速刷写的缓存侧信道攻击缓解技术，通过在数据缓存中引入生存时间标识，在执行缓存刷写时，有选择地执行缓存写回操作，提高缓存刷写效率。该文基于 (RISC-V)架构处理器对上述防护策略进行了实现，并在FPGA平台上对其硬件开销进行了评估，相较于原始缓存刷写方法可减少70%左右的刷写执行时间，相比于原有数据缓存结构，所带来的额外硬件逻辑开销为8%左右，引入标记位的额外存储开销仅为0.01%左右。
2025, 47(9): 3187-3197.
doi: 10.11999/JEIT250364
摘要:
由于近存架构对数据密集型程序加速的潜力，Samsung等公司推出基于高带宽存储器与存内计算(HBM-PIM)的近存芯片用于大模型加速，得益于HBM的高带宽和天然并行特性，近存计算表现出对大模型极佳的加速。该文发现，矩阵规模变化时，HBM-PIM架构的加速性能表现出不稳定性，限制了大模型部署的加速提升。为了释放HBM-PIM的加速潜力，该文深度分析了不同规模算子在HBM-PIM上性能差异的根本原因在于当前HBM-PIM对矩阵乘数据划分、映射和执行的支持不足，进而提出融合动态Bank分配、奇偶Bank交错式地址映射与分片虚拟化计算优化方法，有效提高了资源利用率和计算并行性。评估结果表明，所提方法对不同规模的矩阵计算都取得了1.894～8.225的加速比，相比优化前，性能平均提升了2.7倍。该文所提方案有效增强了PIM体系结构在多尺度任务下的可扩展性与适配能力，为AI算子在存内计算平台上的高效映射与调度提供了有益参考。
由于近存架构对数据密集型程序加速的潜力，Samsung等公司推出基于高带宽存储器与存内计算(HBM-PIM)的近存芯片用于大模型加速，得益于HBM的高带宽和天然并行特性，近存计算表现出对大模型极佳的加速。该文发现，矩阵规模变化时，HBM-PIM架构的加速性能表现出不稳定性，限制了大模型部署的加速提升。为了释放HBM-PIM的加速潜力，该文深度分析了不同规模算子在HBM-PIM上性能差异的根本原因在于当前HBM-PIM对矩阵乘数据划分、映射和执行的支持不足，进而提出融合动态Bank分配、奇偶Bank交错式地址映射与分片虚拟化计算优化方法，有效提高了资源利用率和计算并行性。评估结果表明，所提方法对不同规模的矩阵计算都取得了1.894～8.225的加速比，相比优化前，性能平均提升了2.7倍。该文所提方案有效增强了PIM体系结构在多尺度任务下的可扩展性与适配能力，为AI算子在存内计算平台上的高效映射与调度提供了有益参考。
2025, 47(9): 3198-3207.
doi: 10.11999/JEIT250458
摘要:
随着特征尺寸的不断缩小，寄生参数提取对于整体电路性能变得越来越重要。为了实现更快的设计收敛，该文提出一种基于概率的寄生参数提取算法，用于全局布线后的时序分析。通过一种新颖的基于网格的数据表示方法，该文开发了一种分区策略，以有效地捕获耦合导线段；然后构建了一个基于概率的平均模型，用于加速导线间距的计算；最后提出一种耦合效应感知的提取方法，以计算出精确的互连寄生参数。该文使用28 nm和7 nm技术节点下的工业电路评估所提出的算法。实验结果表明，所生成的寄生参数与领先的商业工具 Innovus具有强相关性，并且运行时间比Innovus快了21.6%。
随着特征尺寸的不断缩小，寄生参数提取对于整体电路性能变得越来越重要。为了实现更快的设计收敛，该文提出一种基于概率的寄生参数提取算法，用于全局布线后的时序分析。通过一种新颖的基于网格的数据表示方法，该文开发了一种分区策略，以有效地捕获耦合导线段；然后构建了一个基于概率的平均模型，用于加速导线间距的计算；最后提出一种耦合效应感知的提取方法，以计算出精确的互连寄生参数。该文使用28 nm和7 nm技术节点下的工业电路评估所提出的算法。实验结果表明，所生成的寄生参数与领先的商业工具 Innovus具有强相关性，并且运行时间比Innovus快了21.6%。
2025, 47(9): 3208-3219.
doi: 10.11999/JEIT250501
摘要:
有序可靠位猜测随机加性噪声译码(ORBGRAND)凭借其平均时延短和通用性等优点受到广泛关注。然而，目前ORBGRAND算法和硬件实现仍然面临挑战，如最差时延长和吞吐率受限等。为了改善上述问题，该文提出将特殊的编码校验关系融入现有串行和展开架构的ORBGRAND译码器以提升硬件效率。针对串行架构，利用全局奇偶校验比特控制逻辑重量和汉明重量(HW)的迭代过程，跳过部分无效错误模式的生成与校验过程；针对展开架构，根据全局奇偶校验比特将错误模式按照HW奇偶性进行分类存储与测试。采用现有文献中的归一化方法处理后的硬件实现结果表明，所提优化的串行架构译码器吞吐率提升了80.9%，面积效率提升了48.1%；所提优化的展开架构译码器吞吐率提升了584%，面积效率提升了1223 %。
有序可靠位猜测随机加性噪声译码(ORBGRAND)凭借其平均时延短和通用性等优点受到广泛关注。然而，目前ORBGRAND算法和硬件实现仍然面临挑战，如最差时延长和吞吐率受限等。为了改善上述问题，该文提出将特殊的编码校验关系融入现有串行和展开架构的ORBGRAND译码器以提升硬件效率。针对串行架构，利用全局奇偶校验比特控制逻辑重量和汉明重量(HW)的迭代过程，跳过部分无效错误模式的生成与校验过程；针对展开架构，根据全局奇偶校验比特将错误模式按照HW奇偶性进行分类存储与测试。采用现有文献中的归一化方法处理后的硬件实现结果表明，所提优化的串行架构译码器吞吐率提升了80.9%，面积效率提升了48.1%；所提优化的展开架构译码器吞吐率提升了584%，面积效率提升了
2025, 47(9): 3220-3229.
doi: 10.11999/JEIT250551
摘要:
该文提出一种适应于比特筛选的静态随机存取存储器物理不可克隆功能(SRAM PUF)密钥提取新方案，使用SRAM的噪声单元生成密钥，使用SRAM的稳定单元重建PUF。该方案利用噪声单元的高熵特性，提高密钥熵值；基于稳定单元的低误码率优势，构建轻量级编解码体系，该方案的运算复杂度比方案2减少40%，比方案3减少98.9%，比方案4减少99.12%；通过实验数据统计出PUF单元变化率，并推导出PUF单元变化率与密钥重构成功率的关系，该方案密钥重构失败概率极低(1.4876E–9)，比方案2和方案3降低4个数量级，比方案5降低1个数量级。最后，实验数据表明1 024字节的SRAM空间可提取128位满熵值密钥。
该文提出一种适应于比特筛选的静态随机存取存储器物理不可克隆功能(SRAM PUF)密钥提取新方案，使用SRAM的噪声单元生成密钥，使用SRAM的稳定单元重建PUF。该方案利用噪声单元的高熵特性，提高密钥熵值；基于稳定单元的低误码率优势，构建轻量级编解码体系，该方案的运算复杂度比方案2减少40%，比方案3减少98.9%，比方案4减少99.12%；通过实验数据统计出PUF单元变化率，并推导出PUF单元变化率与密钥重构成功率的关系，该方案密钥重构失败概率极低(1.4876E–9)，比方案2和方案3降低4个数量级，比方案5降低1个数量级。最后，实验数据表明1 024字节的SRAM空间可提取128位满熵值密钥。
2025, 47(9): 3230-3240.
doi: 10.11999/JEIT250509
摘要:
随着深度学习驱动的图像压缩技术迅速发展，面向深度神经网络(DNN)的图像压缩亟需一种高性能熵编码架构，以满足对高速压缩的实际需求。针对传统熵编码在硬件实现中面临的运算延迟与资源开销瓶颈，该文提出并实现了一种基于现场可编程逻辑门阵列(FPGA)的高效Range Asymmetric Numeral Systems (RANS)算术编码架构。在设计优化方面，首先引入硬件友好的除法变乘法策略降低除法与取模运算的延迟；其次结合细粒度量化与精度校准机制，在减少资源消耗的同时保证计算精度；最后，基于交织并行设计思想实现可调多通道高速压缩路径，大幅提升系统吞吐率。该架构部署于Xilinx Kintex-7 XC7K325T FPGA平台，在可控压缩率损失下，实现了高达191.97 MSymbol/s的吞吐性能，与现有最新熵编码硬件方案齐平，同时在资源利用率与系统扩展性方面也展现出显著优势，具备良好的工程应用潜力。
随着深度学习驱动的图像压缩技术迅速发展，面向深度神经网络(DNN)的图像压缩亟需一种高性能熵编码架构，以满足对高速压缩的实际需求。针对传统熵编码在硬件实现中面临的运算延迟与资源开销瓶颈，该文提出并实现了一种基于现场可编程逻辑门阵列(FPGA)的高效Range Asymmetric Numeral Systems (RANS)算术编码架构。在设计优化方面，首先引入硬件友好的除法变乘法策略降低除法与取模运算的延迟；其次结合细粒度量化与精度校准机制，在减少资源消耗的同时保证计算精度；最后，基于交织并行设计思想实现可调多通道高速压缩路径，大幅提升系统吞吐率。该架构部署于Xilinx Kintex-7 XC7K325T FPGA平台，在可控压缩率损失下，实现了高达191.97 MSymbol/s的吞吐性能，与现有最新熵编码硬件方案齐平，同时在资源利用率与系统扩展性方面也展现出显著优势，具备良好的工程应用潜力。
2025, 47(9): 3241-3251.
doi: 10.11999/JEIT250366
摘要:
现代操作系统采用内核地址空间随机化(KASLR)技术来抵御内核代码重用攻击。处理器微架构侧信道能够泄露内核代码段的页表信息，进而可以被用来绕过KASLR保护，但是现有研究局限于MOV, CMASKMOV, PREFETCHNTA和CLDEMOTE等少数的几条指令来探测内核地址，攻击面有限。为系统评估KASLR攻击面，该文从指令多样性出发，设计一个自动化分析框架，挖掘可以绕过KASLR保护并暴露计算机系统安全脆弱性的指令。该框架不需要逆向微架构部件的实现细节，专注于攻击任务本身，首先将攻击流程抽象为环境准备、内存探测、微架构信息记录和差分分析4个阶段，然后定位绕过KASLR保护的关键攻击代码，最后研究不同指令在替换关键代码后的攻击效果。该文分别从指令的汇编形式和字节形式出发提出两套KASLR攻击面的评估算法，互相验证和补充。实验结果表明，该文在Intel x86指令集挖掘出699条可实现KASLR绕过的汇编指令，相比现有研究依赖的6条指令，实现了KASLR脆弱性指令的跨数量级增长。此外，从字节形式出发的实验数据表明，Intel x86指令集有39个单字节操作码、121个双字节操作码和24个3字节操作码指令可以实现KASLR绕过。该文的发现不仅显著扩展了KASLR的攻击面，更为基于特征检测的防御机制带来挑战和新思路。
现代操作系统采用内核地址空间随机化(KASLR)技术来抵御内核代码重用攻击。处理器微架构侧信道能够泄露内核代码段的页表信息，进而可以被用来绕过KASLR保护，但是现有研究局限于MOV, CMASKMOV, PREFETCHNTA和CLDEMOTE等少数的几条指令来探测内核地址，攻击面有限。为系统评估KASLR攻击面，该文从指令多样性出发，设计一个自动化分析框架，挖掘可以绕过KASLR保护并暴露计算机系统安全脆弱性的指令。该框架不需要逆向微架构部件的实现细节，专注于攻击任务本身，首先将攻击流程抽象为环境准备、内存探测、微架构信息记录和差分分析4个阶段，然后定位绕过KASLR保护的关键攻击代码，最后研究不同指令在替换关键代码后的攻击效果。该文分别从指令的汇编形式和字节形式出发提出两套KASLR攻击面的评估算法，互相验证和补充。实验结果表明，该文在Intel x86指令集挖掘出699条可实现KASLR绕过的汇编指令，相比现有研究依赖的6条指令，实现了KASLR脆弱性指令的跨数量级增长。此外，从字节形式出发的实验数据表明，Intel x86指令集有39个单字节操作码、121个双字节操作码和24个3字节操作码指令可以实现KASLR绕过。该文的发现不仅显著扩展了KASLR的攻击面，更为基于特征检测的防御机制带来挑战和新思路。
2025, 47(9): 3252-3261.
doi: 10.11999/JEIT250627
摘要:
随着人工智能研究的不断深入，卷积神经网络(Convolutional Neural Networks, CNN)在资源受限环境中的部署需求不断上升。然而，受限于冯·诺依曼架构，CNN加速器随着部署模型深度增加，卷积核逐层堆叠所引发的乘累加运算呈现超线性增长趋势。为此，该文提出一种基于自旋转移矩磁性随机存储器(Spin Transfer Torque-Magnetoresistive Random Access Memory, STT-MRAM)的轻量型加法神经网络(AdderNet)加速电路设计方案。该方案首先将L1范数引入存算一体架构，提出STT-MRAM绝对差值原位计算方法，以轻量级加法取代乘累加运算；其次，设计基于磁阻状态映射的可配置全加器，结合稀疏优化策略，跳过零值参与的冗余逻辑判断；最后，进一步构建支持单周期进位链更新的并行全加器阵列，实现高效的卷积核映射与多核L1范数并行计算。实验结果显示，在CIFAR-10数据集上，该加速器实现90.66%的识别准确率，仅较软件模型下降1.18%，同时在133 MHz频率下达到32.31 GOPS的最大吞吐量与494.56 GOPS/W的峰值能效。
随着人工智能研究的不断深入，卷积神经网络(Convolutional Neural Networks, CNN)在资源受限环境中的部署需求不断上升。然而，受限于冯·诺依曼架构，CNN加速器随着部署模型深度增加，卷积核逐层堆叠所引发的乘累加运算呈现超线性增长趋势。为此，该文提出一种基于自旋转移矩磁性随机存储器(Spin Transfer Torque-Magnetoresistive Random Access Memory, STT-MRAM)的轻量型加法神经网络(AdderNet)加速电路设计方案。该方案首先将L1范数引入存算一体架构，提出STT-MRAM绝对差值原位计算方法，以轻量级加法取代乘累加运算；其次，设计基于磁阻状态映射的可配置全加器，结合稀疏优化策略，跳过零值参与的冗余逻辑判断；最后，进一步构建支持单周期进位链更新的并行全加器阵列，实现高效的卷积核映射与多核L1范数并行计算。实验结果显示，在CIFAR-10数据集上，该加速器实现90.66%的识别准确率，仅较软件模型下降1.18%，同时在133 MHz频率下达到32.31 GOPS的最大吞吐量与494.56 GOPS/W的峰值能效。
2025, 47(9): 3262-3273.
doi: 10.11999/JEIT250212
摘要:
忆阻器可作为突触引入人工神经网络，提升神经元间连接的合理性，并丰富网络的类脑化动力学行为。该文基于忆阻器提出了一种仅含单向突触连接的极简环形神经网络的混沌化方法，以三节点神经网络为例构造了一类动力学行为丰富且结构简单的忆阻环形神经网络。基于单参数和双参数分岔图以及Lyapunov指数谱，研究了这类网络关于忆阻器耦合强度与内部参数的丰富动力学演化过程，如倍周期分岔与反倍周期分岔。借助相平面图和吸引盆刻画了网络的丰富多稳态行为，如点吸引子与点吸引子、点吸引子与周期吸引子、点吸引子与混沌吸引子。依赖于忆阻器耦合强度的多变量调幅控制行为也被发现和研究。通过电子电路实验检验了所提出网络的物理存在性。此外，针对所提出网络潜在的应用需求，设计了一种新型多幂次趋近律，用于在固定时间内实现混沌同步。数值仿真结果表明了同步策略的可行性与有效性。
忆阻器可作为突触引入人工神经网络，提升神经元间连接的合理性，并丰富网络的类脑化动力学行为。该文基于忆阻器提出了一种仅含单向突触连接的极简环形神经网络的混沌化方法，以三节点神经网络为例构造了一类动力学行为丰富且结构简单的忆阻环形神经网络。基于单参数和双参数分岔图以及Lyapunov指数谱，研究了这类网络关于忆阻器耦合强度与内部参数的丰富动力学演化过程，如倍周期分岔与反倍周期分岔。借助相平面图和吸引盆刻画了网络的丰富多稳态行为，如点吸引子与点吸引子、点吸引子与周期吸引子、点吸引子与混沌吸引子。依赖于忆阻器耦合强度的多变量调幅控制行为也被发现和研究。通过电子电路实验检验了所提出网络的物理存在性。此外，针对所提出网络潜在的应用需求，设计了一种新型多幂次趋近律，用于在固定时间内实现混沌同步。数值仿真结果表明了同步策略的可行性与有效性。
2025, 47(9): 3274-3285.
doi: 10.11999/JEIT250198
摘要:
侧信道分析(SCA)对加密算法的电路实现造成了巨大的威胁。掩码作为硬件防护的常用手段，有效地提高了设计的抗性。但是，在已有的掩码方法中，算法级掩码要求对算法结构的深入了解并且无法保证硬件层面的强化效果；实施在寄存器传输级(RTL)电路的掩码在向硬件电路转换时，由于需要经过逻辑优化，因此难以保持结构，并且难以向高阶发展。实施在门级电路的掩码虽然有其独特的优势，但这类方法要求对泄漏精准地定位并且在部署后容易造成无法控制的开销。此外，单一阶数的掩码方法共有的局限性是，在面对比自身阶数更高的分析方法时往往难以保证防护效果。因此，为解决掩码方案共有局限和实施层级问题，该文提出一种混合阶数掩码方法。该方法针对于门级网表电路设计，融合了不同阶数掩码结构，混淆了传统的单一阶数概念，随机化了敏感变量进而大大提升设计的侧信道分析抗性。同时，该方法保证了更小的硬件开销。为了快速和有效地部署该方案，开发了自动化的掩码框架，集成了电路拓扑分析、泄漏识别和掩码防护。最终，通过模拟仿真方法，评估经过掩码的加密电路门级设计。实验结果表明，该方法实现了1 600倍以上的抗性提升，仅仅造成1.2%的额外面积开销。
侧信道分析(SCA)对加密算法的电路实现造成了巨大的威胁。掩码作为硬件防护的常用手段，有效地提高了设计的抗性。但是，在已有的掩码方法中，算法级掩码要求对算法结构的深入了解并且无法保证硬件层面的强化效果；实施在寄存器传输级(RTL)电路的掩码在向硬件电路转换时，由于需要经过逻辑优化，因此难以保持结构，并且难以向高阶发展。实施在门级电路的掩码虽然有其独特的优势，但这类方法要求对泄漏精准地定位并且在部署后容易造成无法控制的开销。此外，单一阶数的掩码方法共有的局限性是，在面对比自身阶数更高的分析方法时往往难以保证防护效果。因此，为解决掩码方案共有局限和实施层级问题，该文提出一种混合阶数掩码方法。该方法针对于门级网表电路设计，融合了不同阶数掩码结构，混淆了传统的单一阶数概念，随机化了敏感变量进而大大提升设计的侧信道分析抗性。同时，该方法保证了更小的硬件开销。为了快速和有效地部署该方案，开发了自动化的掩码框架，集成了电路拓扑分析、泄漏识别和掩码防护。最终，通过模拟仿真方法，评估经过掩码的加密电路门级设计。实验结果表明，该方法实现了1 600倍以上的抗性提升，仅仅造成1.2%的额外面积开销。
2025, 47(9): 3286-3291.
doi: 10.11999/JEIT250285
摘要:
在集成芯片的制造过程中，硅通孔(TSV)中可能会出现许多缺陷，这些缺陷会影响通过硅通孔信号的完整性，因此在早期生产阶段检测这些缺陷至关重要。现有的测试方法存在测试面积和时间开销大、测试精度低的问题。该文选择N型金属氧化物半导体场效应管(NMOS)和P型金属氧化物半导体场效应管(PMOS)作为选通门，以减小共享测试的面积开销；采用两级电压比较器放大测试TSV和参考电容的电压差，可以检测大于等于50 Ω的电阻性开路缺陷和小于等于9 MΩ的泄漏缺陷。 与其他方案对比，该方案具有电阻性开路缺陷检测精度高、最小的测试面积和时间开销的优点。
在集成芯片的制造过程中，硅通孔(TSV)中可能会出现许多缺陷，这些缺陷会影响通过硅通孔信号的完整性，因此在早期生产阶段检测这些缺陷至关重要。现有的测试方法存在测试面积和时间开销大、测试精度低的问题。该文选择N型金属氧化物半导体场效应管(NMOS)和P型金属氧化物半导体场效应管(PMOS)作为选通门，以减小共享测试的面积开销；采用两级电压比较器放大测试TSV和参考电容的电压差，可以检测大于等于50 Ω的电阻性开路缺陷和小于等于9 MΩ的泄漏缺陷。 与其他方案对比，该方案具有电阻性开路缺陷检测精度高、最小的测试面积和时间开销的优点。
2025, 47(9): 3292-3302.
doi: 10.11999/JEIT250359
摘要:
物理不可克隆函数(PUF)作为硬件安全原语，为资源受限的物联网设备提供低成本的密钥生成与设备身份认证。然而，PUF电路的可靠性问题已经成为大规模部署的瓶颈。为此，该文提出一种基于自检测修复的比特配置高可靠PUF电路方案。该方案首先研究电桥失衡效应和亚阈值电流特性，利用亚阈值指数级电流特性放大随机工艺偏差，提升输出熵源随机性。其次，构建可配置位单元拓扑结构，结合比特配置策略，在不增加额外硬件开销的情况下，可灵活切换电桥PUF与分压PUF模式。最后，提出一种自检测与修复机制以提升PUF电路的可靠性，并结合掩蔽操作进一步降低误码率(BER)。在TSMC 28 nm工艺下实现64×64位PUF电路设计，全定制版图面积为3283.3 μm2。实验结果表明，电桥PUF和分压PUF唯一性和自相关性分别为50.03%/50.08%和0.027 3/0.027 7，且通过NIST800-22随机性测试。此外，在0 °C～80 °C的温度范围和0.81～0.99 V的电压范围内，对29%的不稳定位进行修复或掩蔽处理，最终误码率为1.62E–9。
物理不可克隆函数(PUF)作为硬件安全原语，为资源受限的物联网设备提供低成本的密钥生成与设备身份认证。然而，PUF电路的可靠性问题已经成为大规模部署的瓶颈。为此，该文提出一种基于自检测修复的比特配置高可靠PUF电路方案。该方案首先研究电桥失衡效应和亚阈值电流特性，利用亚阈值指数级电流特性放大随机工艺偏差，提升输出熵源随机性。其次，构建可配置位单元拓扑结构，结合比特配置策略，在不增加额外硬件开销的情况下，可灵活切换电桥PUF与分压PUF模式。最后，提出一种自检测与修复机制以提升PUF电路的可靠性，并结合掩蔽操作进一步降低误码率(BER)。在TSMC 28 nm工艺下实现64×64位PUF电路设计，全定制版图面积为
2025, 47(9): 3303-3311.
doi: 10.11999/JEIT250237
摘要:
传统双沟槽碳化硅金属氧化物半导体场效应晶体管(SiC MOSFET)在高频开关电路和反向续流应用中显现出显著的性能瓶颈，主要表现为开关损耗较高、反向导通电压偏大、反向恢复电荷过多，以及长时间反向续流易引发双极退化等问题。为突破这些技术限制，该文采用TCAD仿真技术，基于PN结空间电荷区内能带弯曲的物理机制，设计一种集成结型场效应晶体管(JFET)的双沟槽SiC MOSFET (IJ-MOS)。与传统SiC MOSFET (CON-MOS)相比，IJ-MOS在性能上取得了显著提升：其反向导通电压从CON-MOS的2.92 V降至1.83 V，反向恢复电荷减少43.7%，反向恢复峰值电流下降31.7%，总开关损耗削减24.2%。此外，IJ-MOS通过有效抑制反向续流时体二极管的激活，显著降低了双极退化的发生概率，从而增强了器件的长期可靠性。这一新型设计使IJ-MOS成为高频开关电路和反向续流应用中更为优越的解决方案。
传统双沟槽碳化硅金属氧化物半导体场效应晶体管(SiC MOSFET)在高频开关电路和反向续流应用中显现出显著的性能瓶颈，主要表现为开关损耗较高、反向导通电压偏大、反向恢复电荷过多，以及长时间反向续流易引发双极退化等问题。为突破这些技术限制，该文采用TCAD仿真技术，基于PN结空间电荷区内能带弯曲的物理机制，设计一种集成结型场效应晶体管(JFET)的双沟槽SiC MOSFET (IJ-MOS)。与传统SiC MOSFET (CON-MOS)相比，IJ-MOS在性能上取得了显著提升：其反向导通电压从CON-MOS的2.92 V降至1.83 V，反向恢复电荷减少43.7%，反向恢复峰值电流下降31.7%，总开关损耗削减24.2%。此外，IJ-MOS通过有效抑制反向续流时体二极管的激活，显著降低了双极退化的发生概率，从而增强了器件的长期可靠性。这一新型设计使IJ-MOS成为高频开关电路和反向续流应用中更为优越的解决方案。
2025, 47(9): 3312-3320.
doi: 10.11999/JEIT250241
摘要:
随着集成电路设计与制造全球化，通过供应链植入硬件木马的潜在威胁日益显著。传统旁路检测方法依赖人工特征提取，易受噪声干扰且泛化能力不足，导致检测耗时且准确率不高。为此，该文提出一种基于一维卷积神经网络(CNN)及其与长短期记忆网络(LSTM)的组合架构(1D-CNN-LSTM)的硬件木马旁路检测方法，分别从局部空间特征与时序依赖关系两方面捕获硬件木马动态功耗信号特征，构建算法模型进行硬件木马检测。另外为了提高检测效率和算法鲁棒性，该文结合硬件木马特征对瞬态功耗原始数据进行预处理，并引入高斯噪声进行样本增强。以流片后的ASIC芯片为对象，开展硬件木马检测实验，结果显示经数据预处理后，1D-CNN-LSTM模型的训练效率提升近10倍，算法在4分类任务中的整体检测精度达到99.6%。该文所提出的方法可有效降低计算资源消耗、消除噪声干扰并实现高精度检测。
随着集成电路设计与制造全球化，通过供应链植入硬件木马的潜在威胁日益显著。传统旁路检测方法依赖人工特征提取，易受噪声干扰且泛化能力不足，导致检测耗时且准确率不高。为此，该文提出一种基于一维卷积神经网络(CNN)及其与长短期记忆网络(LSTM)的组合架构(1D-CNN-LSTM)的硬件木马旁路检测方法，分别从局部空间特征与时序依赖关系两方面捕获硬件木马动态功耗信号特征，构建算法模型进行硬件木马检测。另外为了提高检测效率和算法鲁棒性，该文结合硬件木马特征对瞬态功耗原始数据进行预处理，并引入高斯噪声进行样本增强。以流片后的ASIC芯片为对象，开展硬件木马检测实验，结果显示经数据预处理后，1D-CNN-LSTM模型的训练效率提升近10倍，算法在4分类任务中的整体检测精度达到99.6%。该文所提出的方法可有效降低计算资源消耗、消除噪声干扰并实现高精度检测。
2025, 47(9): 3321-3332.
doi: 10.11999/JEIT250263
摘要:
目前以铁电晶体管(FeFET)为基础的存算一体逻辑电路的映射以阵列为主，该文提出一种以铁电晶体管-数据选择器(FeFET-MUX)为基本电路单元存算一体逻辑电路的实现方法。该方法主要包含两方面内容：(1) 提出一种可重构的FeFET-MUX电路，该电路具有结构共享和数据输入端可扩展的特点。(2) 提出适合该FeFET-MUX映射的逻辑函数分割方法，通过将待实现的逻辑函数表示成二元决策图(BDD)，然后将BDD分割成适合FeFET-MUX映射的子BDD集合，最后完成逻辑函数用FeFET-MUX的映射。该文所提FeFET-MUX电路的逻辑功能用已有的FeFET模型进行仿真验证，用于映射的BDD分割算法用C++实现。实验结果表明，相比于传统的非结构共享二选一FeFET-MUX电路的映射结果，采用所提结构共享FeFET-MUX电路结合BDD分割算法，FeFET的使用数量平均可以减少79.9%。
目前以铁电晶体管(FeFET)为基础的存算一体逻辑电路的映射以阵列为主，该文提出一种以铁电晶体管-数据选择器(FeFET-MUX)为基本电路单元存算一体逻辑电路的实现方法。该方法主要包含两方面内容：(1) 提出一种可重构的FeFET-MUX电路，该电路具有结构共享和数据输入端可扩展的特点。(2) 提出适合该FeFET-MUX映射的逻辑函数分割方法，通过将待实现的逻辑函数表示成二元决策图(BDD)，然后将BDD分割成适合FeFET-MUX映射的子BDD集合，最后完成逻辑函数用FeFET-MUX的映射。该文所提FeFET-MUX电路的逻辑功能用已有的FeFET模型进行仿真验证，用于映射的BDD分割算法用C++实现。实验结果表明，相比于传统的非结构共享二选一FeFET-MUX电路的映射结果，采用所提结构共享FeFET-MUX电路结合BDD分割算法，FeFET的使用数量平均可以减少79.9%。
2025, 47(9): 3333-3345.
doi: 10.11999/JEIT250440
摘要:
随着量子计算的兴起与飞速发展， 它以其独特的并行计算能力和叠加特性冲击着传统密码算法的安全性。评估经典密码算法在量子计算环境下的抗量子攻击能力并设计出相应改进策略，已成为当前密码学领域的研究热点。该文以韩国分组密码算法标准ARIA为研究对象，基于塔域分解完成ARIA算法4种S盒的量子电路设计，所设计的S盒量子电路在NCT门集下仅需21个量子比特，是现有需要量子比特数最少的ARIA算法S盒量子电路实现方案。针对线性层，该文设计出深度为15的量子电路新方案，相较已有方案在深度方面优化11.7%，为目前该组件最优in-place量子实现。该文通过Grover密钥搜索攻击模型对ARIA系列算法进行了抗量子攻击安全性评估。结果表明，ARIA系列算法在新方案下的实现效率均有提升，ARIA-128/192/256在电路总深度\begin{document}$ \times $\end{document} \begin{document}$ D \times G $\end{document} \begin{document}$ {\mathrm{Td}} \times M $\end{document}
随着量子计算的兴起与飞速发展， 它以其独特的并行计算能力和叠加特性冲击着传统密码算法的安全性。评估经典密码算法在量子计算环境下的抗量子攻击能力并设计出相应改进策略，已成为当前密码学领域的研究热点。该文以韩国分组密码算法标准ARIA为研究对象，基于塔域分解完成ARIA算法4种S盒的量子电路设计，所设计的S盒量子电路在NCT门集下仅需21个量子比特，是现有需要量子比特数最少的ARIA算法S盒量子电路实现方案。针对线性层，该文设计出深度为15的量子电路新方案，相较已有方案在深度方面优化11.7%，为目前该组件最优in-place量子实现。该文通过Grover密钥搜索攻击模型对ARIA系列算法进行了抗量子攻击安全性评估。结果表明，ARIA系列算法在新方案下的实现效率均有提升，ARIA-128/192/256在电路总深度
2025, 47(9): 3346-3352.
doi: 10.11999/JEIT250180
摘要:
该文提出一种集成肖特基二极管结构的新型分裂栅碳化硅MOSFET器件，有效改善传统DT-MOS器件的反向恢复与开关特性。该新型结构首先采用元胞内集成肖特基二极管技术替代传统DT-MOS的右侧沟道，其次采用分裂栅极集成技术代替传统槽栅设计，将栅极分成了栅极G和源极S两个部分，中间由二氧化硅进行介质隔离。其作用包括：集成肖特基二极管抑制体二极管导通并消除双极退化效应；集成分裂栅与源极短接，减小栅漏耦合面积来降低反馈电容与栅电荷，且在接入高电位时形成电子积累层以提高电子密度。其结果显示：反向导通状态下，电流将从肖特基二极管流出，连接源极的分裂栅极将提升电子浓度从而提高电流密度；动态开关状态下，分裂栅结构通过屏蔽设计减小了栅极与漏极的耦合面积，有效降低了米勒平台电荷QGD并改善了开关性能。
该文提出一种集成肖特基二极管结构的新型分裂栅碳化硅MOSFET器件，有效改善传统DT-MOS器件的反向恢复与开关特性。该新型结构首先采用元胞内集成肖特基二极管技术替代传统DT-MOS的右侧沟道，其次采用分裂栅极集成技术代替传统槽栅设计，将栅极分成了栅极G和源极S两个部分，中间由二氧化硅进行介质隔离。其作用包括：集成肖特基二极管抑制体二极管导通并消除双极退化效应；集成分裂栅与源极短接，减小栅漏耦合面积来降低反馈电容与栅电荷，且在接入高电位时形成电子积累层以提高电子密度。其结果显示：反向导通状态下，电流将从肖特基二极管流出，连接源极的分裂栅极将提升电子浓度从而提高电流密度；动态开关状态下，分裂栅结构通过屏蔽设计减小了栅极与漏极的耦合面积，有效降低了米勒平台电荷QGD并改善了开关性能。
2025, 47(9): 3353-3362.
doi: 10.11999/JEIT250355
摘要:
高频开关器件的大量接入，以及可再生能源与电压源型变流器(VSCs)的深度融合，使电力系统仿真面临微秒级暂态分析和亚微秒步长仿真的挑战。现有仿真器在应对包含数百个电力电子开关的系统时，普遍存在计算扩展性不足、通信延迟偏高的问题。为此，该文提出一种面向实时电力系统仿真的中央处理器-现场可编程门阵列(CPU-FPGA)异构集群架构，能够在1 μs步长下完成对480个开关器件构成的新能源系统的实时仿真。该系统主要包含3项核心创新：(1)提出基于时间步长解耦的计算负载感知调度策略，实现4片FPGA的并行计算调度；(2)结合混合精度量化与矩阵-向量重组技术，相较传统定点方法，在400 ns计算窗口内实现资源占用大幅下降，查找表(LUT)、触发器(FF)与数字信号处理单元(DSP)分别降低32.0%, 24.3%与43.8%；(3)基于数据平面开发工具包(DPDK)设计零拷贝通信机制，实现29 μs的端到端通信延迟。实验验证表明，该系统验证了异构集群架构在大规模高频电力系统仿真中的有效性，并具备良好的扩展性与工程应用潜力。
高频开关器件的大量接入，以及可再生能源与电压源型变流器(VSCs)的深度融合，使电力系统仿真面临微秒级暂态分析和亚微秒步长仿真的挑战。现有仿真器在应对包含数百个电力电子开关的系统时，普遍存在计算扩展性不足、通信延迟偏高的问题。为此，该文提出一种面向实时电力系统仿真的中央处理器-现场可编程门阵列(CPU-FPGA)异构集群架构，能够在1 μs步长下完成对480个开关器件构成的新能源系统的实时仿真。该系统主要包含3项核心创新：(1)提出基于时间步长解耦的计算负载感知调度策略，实现4片FPGA的并行计算调度；(2)结合混合精度量化与矩阵-向量重组技术，相较传统定点方法，在400 ns计算窗口内实现资源占用大幅下降，查找表(LUT)、触发器(FF)与数字信号处理单元(DSP)分别降低32.0%, 24.3%与43.8%；(3)基于数据平面开发工具包(DPDK)设计零拷贝通信机制，实现29 μs的端到端通信延迟。实验验证表明，该系统验证了异构集群架构在大规模高频电力系统仿真中的有效性，并具备良好的扩展性与工程应用潜力。
2025, 47(9): 3363-3373.
doi: 10.11999/JEIT250361
摘要:
现代处理器广泛采用的分支预测技术虽然提升了指令流水线效率，但其推测执行机制产生的瞬态执行窗口已成为攻击的突破口。该文对现代处理器的分支预测技术进行了详细的分析，并对X86指令集中的指令进行了瞬态窗口的测量，发现X86架构中基于RCX寄存器值进行分支预测的循环指令(LOOP, LOOPZ和LOOPNZ)以及JRCXZ指令能够导致潜在的瞬态执行攻击。基于此，该文构建了一种新型瞬态攻击原语，成功实现了4类攻击场景：(1)跨用户态/内核态边界实现数据泄露；(2)突破同步多线程(SMT)隔离构建隐蔽信道；(3)穿透Intel SGX安全区进行私密数据窃取；(4)推测内核地址空间布局随机化(KASLR)防护机制的内核基址。该文提出的攻击方法在真实处理器环境中得到验证，其攻击成功率较传统JCC指令实现方案平均提升90%。
现代处理器广泛采用的分支预测技术虽然提升了指令流水线效率，但其推测执行机制产生的瞬态执行窗口已成为攻击的突破口。该文对现代处理器的分支预测技术进行了详细的分析，并对X86指令集中的指令进行了瞬态窗口的测量，发现X86架构中基于RCX寄存器值进行分支预测的循环指令(LOOP, LOOPZ和LOOPNZ)以及JRCXZ指令能够导致潜在的瞬态执行攻击。基于此，该文构建了一种新型瞬态攻击原语，成功实现了4类攻击场景：(1)跨用户态/内核态边界实现数据泄露；(2)突破同步多线程(SMT)隔离构建隐蔽信道；(3)穿透Intel SGX安全区进行私密数据窃取；(4)推测内核地址空间布局随机化(KASLR)防护机制的内核基址。该文提出的攻击方法在真实处理器环境中得到验证，其攻击成功率较传统JCC指令实现方案平均提升90%。
2025, 47(9): 3374-3384.
doi: 10.11999/JEIT250053
摘要:
基于ATE的集成电路制造测试是芯片产业链的重要一环，而逻辑测试向量的编解码及应用效率，对芯片的测试成本有着重要影响。因此，结合现代FPGA内集成高速BRAM的特点，该文提出一种基于分量统计的测试向量编码方案，用于将被测芯片的全部测试向量生成分量编码表文件。与此同时，设计了一种BRAM分段同步查表控制电路，采用并行单端口BRAM结构多段地址分配模块和写优先访问时序模式，实现测试向量各分量的同步查表和并行输出。该文采用Vivado与Xilinx K7 FPGA开发平台，对查表电路进行了设计和仿真。配置了宽度64 bit和定制分段地址深度的BRAM，结合数据传输和存储地址产生控制逻辑，利用UART接口将分量编码表COE文件下载到目标BRAM中，并取得分量在BRAM中的地址，将其应用于BRAM分段同步查表电路。仿真结果充分验证了同步查表电路功能的正确性。将建议方案用于工程ATE测试板的设计，可以有效提高ATE逻辑测试指令的执行效率。
基于ATE的集成电路制造测试是芯片产业链的重要一环，而逻辑测试向量的编解码及应用效率，对芯片的测试成本有着重要影响。因此，结合现代FPGA内集成高速BRAM的特点，该文提出一种基于分量统计的测试向量编码方案，用于将被测芯片的全部测试向量生成分量编码表文件。与此同时，设计了一种BRAM分段同步查表控制电路，采用并行单端口BRAM结构多段地址分配模块和写优先访问时序模式，实现测试向量各分量的同步查表和并行输出。该文采用Vivado与Xilinx K7 FPGA开发平台，对查表电路进行了设计和仿真。配置了宽度64 bit和定制分段地址深度的BRAM，结合数据传输和存储地址产生控制逻辑，利用UART接口将分量编码表COE文件下载到目标BRAM中，并取得分量在BRAM中的地址，将其应用于BRAM分段同步查表电路。仿真结果充分验证了同步查表电路功能的正确性。将建议方案用于工程ATE测试板的设计，可以有效提高ATE逻辑测试指令的执行效率。
2025, 47(9): 3385-3394.
doi: 10.11999/JEIT250437
摘要:
荷电状态是衡量锂离子电池剩余电量的关键指标，其准确估计对电池管理系统至关重要。该文提出了一种粒子群约束下的多胞空间滤波算法，用于解决系统存在未知但有界噪声时的状态估计问题。该算法能够准确检测并重新映射异常粒子，从而确保搜索过程的稳定性。通过采用法向量缩放的方法调整超平面位置，将粒子群限制在多胞搜索空间区域内，以优化状态估计的效率。该粒子群优化算法具备良好的适应性，能够有效减少估计冗余并增强鲁棒性，尤其适用于高维系统。将该算法应用于锂离子电池荷电状态分析的实验结果表明，该算法能够对锂离子电池荷电状态变化情况进行有效估计。
荷电状态是衡量锂离子电池剩余电量的关键指标，其准确估计对电池管理系统至关重要。该文提出了一种粒子群约束下的多胞空间滤波算法，用于解决系统存在未知但有界噪声时的状态估计问题。该算法能够准确检测并重新映射异常粒子，从而确保搜索过程的稳定性。通过采用法向量缩放的方法调整超平面位置，将粒子群限制在多胞搜索空间区域内，以优化状态估计的效率。该粒子群优化算法具备良好的适应性，能够有效减少估计冗余并增强鲁棒性，尤其适用于高维系统。将该算法应用于锂离子电池荷电状态分析的实验结果表明，该算法能够对锂离子电池荷电状态变化情况进行有效估计。
